Teknik Elektro: Laporan Akhir 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

Percobaan 1

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

Panel DL 2203C
Panel DL 2203D
Panel DL 2203S
Jumper

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Pada JK Flip Flop, input R dan S beroperasi pada level rendah, sedangkan CLK beroperasi pada saat turun. Ketika R dan S diberikan input logika 1, keduanya menjadi aktif, menyebabkan kaki J dan K tidak memiliki pengaruh pada output atau disebut sebagai don't care. Jika R atau S, atau keduanya aktif, maka perilaku JK Flip Flop akan sama seperti RS Flip Flop. Namun, ketika kaki R dan S tidak aktif karena inputnya adalah 0, kaki J dan K menjadi aktif dan mempengaruhi output. J dan K akan aktif saat kaki CLK dipicu dengan perubahan input CLK dari 1 ke 0, karena CLK beroperasi pada saat turun.

D Flip Flop memiliki input R dan S yang memiliki logika aktif rendah, sedangkan kaki CLK merespons pada perubahan naik (rise time). Ketika kedua input R dan S diberi sinyal logika 1, kaki S dan R akan aktif, dan ini mengakibatkan kaki D tidak memiliki pengaruh pada output atau nilainya diabaikan. Jika salah satu atau kedua input R dan S aktif, output akan berperilaku seperti RS Flip Flop. Namun, ketika kaki R dan S tidak aktif karena diberi sinyal logika 0, kaki D akan aktif dan mempengaruhi output. Kaki D akan aktif jika kaki CLK mengalami perubahan dari 0 ke 1, karena kaki CLK bereaksi pada perubahan naik (rise time). Pada saat ini, output akan berperilaku seperti tabel kebenaran pada D Flip Flop.

5. Video Rangkaian

Dikarenakan ukuran video yang terlalu besar, video tidak bisa diupload disini. Jika ingin melihat videonya, silahkan klik link di link download video di bagian bawah laporan.

6. Analisa [Kembali]

1. Analisa apa yang terjadi saat input B3 dan B2 dihubungkan ke Clock dan K berlogika 1! Gambarkan timing diagramnya!

Saat menggunakan JK flip-flop, jika input B3 dan B2 dihubungkan ke clock, dan nilai K diatur sebagai 1, maka saat clock mengalami perubahan dari 1 ke 0, kita dapat memanfaatkan momen tersebut untuk memicu JK flip-flop. Pada saat yang sama, sinyal clock B2 mengatur nilai J menjadi 0. Dalam kondisi J = 0 dan K = 1, JK flip-flop akan mengalami reset, sehingga output Q akan menjadi 0 dan nilai Q' akan menjadi 1. Ini terjadi karena selama CLK memicu, ketika J = 0, output akan selalu Q = 0 dan Q' = 1. Namun, jika input R dan S aktif, maka kaki J dan K tidak akan mempengaruhi output.

2. Analisa apa yang terjadi saat B5 dan B6 dihubungkan ke Clock! Gambarkan timing diagramnya!

Saat input B5 diterapkan pada kaki CLK dari D flip-flop, output Q akan menjadi 1 dan Q' akan menjadi 0. Ini terjadi karena pada IC 7474, kaki CLK akan terpicu saat naik (rise time) atau perubahan dari 0 menjadi 1. Pada saat yang sama, D juga bernilai 1, sehingga memenuhi kondisi "set" pada D flip-flop, yang mengakibatkan Q menjadi 1 dan Q' menjadi 0. Namun, jika kaki R dan S diaktifkan (diberi input 0 karena aktif dalam keadaan rendah), kaki D tidak akan mempengaruhi output.